| Titre : | Méthodologie de développement et d’implantation sur puce FPGA d’algorithme de commande |
| Auteurs : | Houari Abbad, Auteur ; Abderrazak Debilou, Directeur de thèse |
| Type de document : | Monographie imprimée |
| Editeur : | Biskra [Algerie] : Université Mohamed Khider, 2016 |
| Format : | 137.p / 30CM |
| Accompagnement : | CD |
| Note générale : | FPGA, Mesure de performances, Commande, Temps réel |
| Langues: | Français |
| Résumé : |
L’objectif de ce travail est de trouver une méthodologie pour l’implantation des algorithmes de commande sur cible FPGA, on a fait notre départ de travail par partager le projet ont deux grandes parties : une partie théorique et une partie pratique.
Pour la 1ère partie, on a fini le premier chapitre qui est consacré sur les réseaux logiques programmables PLD, le 2ème chapitre qui, sera destiné à la technologie et environnement de développement des FPGA et le dernier sur la Méthodologie de développement des algorithmes de commande et l'implantation sur FPGA. La 2ème partie contient le dernier chapitre, notre motivation était de réaliser un dispositif de commande numérique à base d’une puce d’FPGA pour un onduleur triphasé pédagogique, c’est une pratique de ce que nous avant étudient dans la partie théorique, alors ont à débuté dans cette partie par préparer un cahier des charges pour faire une boucle de commande vectorielle pour moteur asynchrone, et voire ce que nous avant comme matérielle pédagogique (les cartes FPGA) dans le laboratoire de faculté, après ont à choisir la carte FPGA DE0 d’Altéra comme une cible, on même temps commencé à partager la boucle d’acquisition sur des petits blocs d’algorithmes pour faciliter l’écriture et la simulation du programme , finalement ces propositions d'avancement sont validées en simulation. |
| Sommaire : |
DEDICACE I
REMERCIMENT II RESUME III TABLE DES MATIERES VI TABLE DES NOTATIONS ET SYMBOLES IX LISTE DES FIGURES XI LISTE DES TABLEAUX XIV INTRODUCTION GENERAL 1 CHAPITRE I : Les composants à réseaux logiques programmables : PAL, PLD, CPLD, FPGA I.1. Introduction 5 I.2. Les circuits programmables 8 I.3. Les opérateurs combinatoires génériques 8 I.3.1. Sommes de produits, produits de somme et matrice PLA (Programmable Logic Array) 9 I. 3.2. Mémoires 13 I.3.3. Multiplexeur 14 I.3.4. Ou exclusif 16 I.3.5. Les Bascules 17 I.4. Technologie d'interconnexions 18 I. 4.1. Connexions programmable une seule fois (OTP : One Time Programming) 19 I.4.1.1. Cellules à fusible 19 I.24.1.2. Cellules à antifusible 21 I. 4.2. Cellules reprogrammables 23 I.4.2.1. Cellule à transistor MOS à grille flottante et EPROM (Erasable Programmable Read Only Mémory) 23 I.4.2.2. Cellules SRAM à transistors MOS classique 25 I.5. Architectures utilisées 26 I.5.1. PLD (Programmable Logic Device) 26 I.5.2. CPLD (Complex Programmable Logic Device) 28 I.5.3. FPGA (Field Programmable Gate Array) 29 I.5.4. ASIC (Application Spécific Intégrated Circuit) 30 I. 5.4.1. Les prédiffusés (gate arrays) 31 I. 5.4.2. Les précactérisés (standard cell) 31 I.5.4.3. Les "fulls customs" 31 I.6. Conclusion 31 CHAPITRE II : Technologie et environnement de développement des FPGAs II.1. Introduction 34 II.2. Description de la composent FPGA 35 II.3. Les cinq principaux atouts de la technologie FPGA 37 II.3 .1. Performances 37 II.3. 2. Temps de mise sur le marché 37 II.3. 3. Coût 38 II.3. 4. Fiabilité 38 II.3. 5. Maintenance à long terme 38 II.4. Fabricants 39 II.5. Structure interne de FPGA 46 II.5.1. Architectures des FPGA 46 II.5.1.1. Architecture îlot de calcul 46 II.5.1.2. Architecture hiérarchique 47 II.5.1.3. Architecture de type mer de portes 49 II.5.1.4. Architecture Spacetime 49 II.5.2. Ressources fonctionnelles configurables 50 II.5.2.1. Les éléments de mémorisation 53 II.5.2.2. Les éléments de routages 54 II.5.2.3. Les éléments d’entrées sorties 55 II.5.2.4. Les éléments de contrôle et d’acheminement des horloges 57 II.5.3. Ressources programmables embarqués 58 II.5.4. Ressources arithmétiques de gros grain 60 II.6. Le système Excalibur d’Altera 61 II.6.1. Architecture Nios 62 II.6.2. Processeur NIOS II 63 II.7. Exemples des Cartes (FPGA) de développement 66 II.7.1. Carte de développement et de formation DE2(Altera) 66 II.7.2. Carte d’étude BASYS2 – Digilent (Xilinx) 66 II.8. Principales applications des FPGA 70 II.8.1. Applications Médical 70 II.8.2. Application Militaire 71 II.8.3. Applications Wireline 72 II.8.4. Application Sans fil 73 II.8.6. Véhicules électriques 75 II.9. Tendances 76 II.10. Conclusion 77 CHAPITRE III : Méthodologie de développement d’un algorithme de commande pour l'implantation sur puce FPGA III.1. Introduction 79 III.2. Description d’un système de commande 79 III.3. Structure générale d’un système de commande 79 III.3.1. Commande en Boucle Fermée 79 III.3.2. Commande en Boucle Ouverte 80 III.4. Méthodes d’implantation d’un algorithme de commande 83 III.5. Contribution des FPGA dans la commande 85 III.6. Méthodologie de développement pour implantation sur cible FPGA 87 III.6.1. Partitionnement modulaire de l’algorithme de commande 88 III.6.2. Etape de simulation 90 III.6.3. Optimisation des ressources consommées 92 III.6.3. a. Programmé FPGA Utilisation de HDL Coder 92 III.6.3. a.1. Conversion en virgule fixe 94 III.6.3. a.2. Génération de code HDL 94 III.6.3. a.3. Vérification HDL III.6.3. a.4. HDL Synthèse 95 III.6.3. b.Programmé FPGA Altera Utilisation Altera DSP Builder 96 III.6.4. L’intégration des périphériques 97 III.6.5. Conception modulaire de l’architecture de commande 99 III.6.6. Compilation 109 III.6.7. La simulation (La simulation avec Le simulateur Modelsim) 110 III.6.8. Validation de l’architecture De l’algorithme (chip placement FPGA) 112 III.7. Conclusion 114 CHAPITRE IV : Réalisation d’un algorithme de commande pour moteur asynchrone triphasé IV.1. Introduction 116 IV.2.Choix de la carte cible 116 IV.3. Commande d’un onduleur triphasé 116 IV.4. PWM Sinusoïdale 117 IV.4.1. Etude d'un onduleur monophasé 1/2 pont 117 IV.4.2. Etude d'un onduleur triphasé 119 IV.5. PWM Vectorielle ou SVPWM 121 IV.6. Carte de développement et d'enseignement DE0 122 IV.7. Simulation 124 IV.8. Lancement de la simulation 131 IV.9. Conclusion 133 Conclusion Générale 134 Bibliographie 136 |
| Type de document : | Mémoire magistere |
Disponibilité (1)
| Cote | Support | Localisation | Statut | Emplacement | |
|---|---|---|---|---|---|
| TH/0732 | Mémoire de magistere | BIB.FAC.ST. | Empruntable | Salle de mémoires et de théses |
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